如何利用最新VitisHLS提高任务级并行性？

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通用 C/C++ 在 CPU 上执行，因此本质上具有高度的顺序性。然而，用于在 FPGA 上执行的代码必须采用高度并行的方式架构，以便工具推断并利用这一并行性。为 FPGA 设计 C/C++ 的重要概念是任务级并行 (TLP) 的概念。

Vitis HLS 的概览与新特性介绍

讨论实施 TLP 的两大范例

讨论在 TLP 区域中用于传递数据的各种通道

最后举例说明这些概念

无论您目前是在使用 Vitis HLS，还是想知道 Vitis HLS 是不是您下一个设计项目的理想选择，本次网络研讨会都将重点介绍这些重要概念，帮助您更快实现 FPGA 设计目标。

Lauren 专注于 C/C++ 高层次综合，拥有多年利用 FPGA 实现数字信号处理算法的经验，对 FPGA 的架构、开发工具和设计理念有深入的理解。曾发布网络视频课程《Vivado入门与提高》点击率超过5万、出版《基于FPGA的数字信号处理》《Vivado从此开始》《AMD FPGA设计优化宝典-面向Vivado》等多本FPGA相关书籍并广受好评。

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